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锁相环模型

锁相环中的噪声建模已有充分的文档记录。1-5图3所示为输出相位噪声图。在这种类型的图中，设计师可以快速评估环路中每个组件的噪声贡献，而这些贡献因素累计起来即可决定整体的噪声性能。模型参数设置为代表图2所示的数据，源振荡器用于估算将大量IC组合在一起时的相位噪声。

要检验分布式锁相环的效果，首先要从PLL模型导出参考贡献和其余PLL组件的贡献。

图3.典型的锁相环相位噪声分析，显示所有组件的噪声贡献。总噪声是所有贡献因素的总和。

将已知的PLL模型扩展为分布式PLL模型

下文将介绍为具有多个分布式锁相环的系统计算组合相位噪声的过程。这种方法的前提是能够将参考振荡器的噪声贡献与VCO和环路组件的噪声贡献分离开来。图4所示为一个假设的分布式示例，一个参考振荡器对应多个PLL。这个计算假设了一个无噪声分布，这不切实际，但可以用来说明原理。假设分布式PLL的噪声贡献是不相关的，并减少10logN，其中N表示分布式PLL的数量。随着通道增加，噪声在较大偏移频率下得到改善，对于大型分布系统，噪声变得几乎完全由参考振荡器主导。

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