ddr、DDR一致性测试，信号完整系测试
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品牌名称：$brandModel.Title(进口品牌)型号： 原产地：中国大陆 发布时间：2020/11/20 13:25:18更新时间：2024/12/2 15:31:15
产品摘要：ddr、DDR一致性测试，信号完整系测试以通用计算机主板上的DDR2总线为例，DDR2信号线可以分为数据、命令、时钟3部分。其中数据线部分主要完成数据传输工作，包括数据线DQ0-63、Data Mask线DM0-7、数据同步线DQS/DQS# (数据同步线可选单端或差分，通过设定内存芯片内部寄存器EMR[1]的A10位进行选择)；命令线部分包括地址线A0-14、Bank选择线BS0-2、行地址
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ddr、DDR一致性测试，信号完整系测试
以通用计算机主板上的DDR2总线为例，DDR2信号线可以分为数据、命令、时钟3部分。其中数据线部分主要完成数据传输工作，包括数据线DQ0-63、Data Mask线DM0-7、数据同步线DQS/DQS# (数据同步线可选单端或差分，通过设定内存芯片内部寄存器EMR[1]的A10位进行选择)；命令线部分包括地址线A0-14、Bank选择线BS0-2、行地址选择RAS#、列选择CAS#、写使能WE#、片选CS#、时钟使能CKE及芯片内部终端电阻使能ODT组成，主要完成寻址、组成各种控制命令及内存初始化工作；差分时钟信号线CK/CK#为整个内存芯片工作提供时钟。
DDR2信号测试项目可主要分为时钟测试，电气性能测试及时序测试三个部分。
）时钟测试
时钟测试部分主要测试差分时钟信号线CK/CK#的各方面参数，包括绝对及平均时钟周期、绝对及平均高/低脉宽、占空比抖动、周期抖动、Cycle to Cycle抖动以及连续n周期累积误差tERR(n per)。其中连续n周期累积误差tERR(n per)为统计测量时钟信号连续n个周期时间与n倍平均时钟周期时间的差值，其具体计算公式如下：
以通用计算机主板上的DDR2总线为例，DDR2信号线可以分为数据、命令、时钟3部分。其中数据线部分主要完成数据传输工作，包括数据线DQ0-63、Data Mask线DM0-7、数据同步线DQS/DQS# (数据同步线可选单端或差分，通过设定内存芯片内部寄存器EMR[1]的A10位进行选择)；命令线部分包括地址线A0-14、Bank选择线BS0-2、行地址选择RAS#、列选择CAS#、写使能WE#、片选CS#、时钟使能CKE及芯片内部终端电阻使能ODT组成，主要完成寻址、组成各种控制命令及内存初始化工作；差分时钟信号线CK/CK#为整个内存芯片工作提供时钟。
DDR2信号测试项目可主要分为时钟测试，电气性能测试及时序测试三个部分。
）时钟测试
时钟测试部分主要测试差分时钟信号线CK/CK#的各方面参数，包括绝对及平均时钟周期、绝对及平均高/低脉宽、占空比抖动、周期抖动、Cycle to Cycle抖动以及连续n周期累积误差tERR(n per)。其中连续n周期累积误差tERR(n per)为统计测量时钟信号连续n个周期时间与n倍平均时钟周期时间的差值，其具体计算公式如下：
